fpga rapidio 板级测试

zhouyu007com · 发表于 2015-6-26 11:27:01

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大家好：
我用altera的arriav器件做rapidio的接口，用了arriav的高速收发器，然后arriav设置为1.25G，1x模式。我用板子上的4个sma口做了差分自发自收。然后发现port_initial拉高了，也就是初始化过程完成了。于是我与我同事进行了fpga和dsp的互联测试。互联板子是自己设计的，2个dsp自己通过互联板子发现可以联通也可以传数据。但是fpga和dsp通过板子上的sma口连接后，发现无法联通，port_initial的没有拉高，也就是说rapidio互联通信的第一步底层链路的连接都没有通。dsp的速度也是1.25G。我在互联观察port_initial的时候只对fpga进行了复位设置和时钟设置，另外时间组播的端口都关闭了。
请问我这个问题是信号完整性的问题还是我自己设置或者配置没有配置好？该怎么解决？
另外想问下fpga和dsp的rapidio的底层链接过程应该是一样的吧。而且在底层链接这一步应该双方是不分主从的吧，求指导，谢谢！

chenxumeng · 发表于 2016-1-5 16:31:39

zhouyu同志你好，看到你在搞rapidio，我也着手搞rapidio，还请大哥指点指点，能不能与小弟交流交流，我QQ:1597058628

guyefeng123321 · 发表于 2016-1-5 22:42:38

同在学习中

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