利用NIOS来构建基于AD9361的低成本商用SDR平台

enrich_you · 发表于 2015-6-17 14:19:48

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enrich_you@qq.com 20150605
在无线通信、无线数据传输领域，AD9361（2T2R）和AD9364（1T1R）在性能、集成度、成本方面的优势比较明显，详细分析参见本人的文档《RFIC助力无线通信》。由于AD9361正常工作需要初始化数千个寄存器，因此SDR平台最好需要一个主控芯片。国内外也出现了不少基于AD9361的SDR开源平台。
1、国外Ettus设计的USRP B200/B210 采用外置CypressFX3单片机控制整个系统，硬件成本低，整体SDR平台售价$1100。
2、 ADI官方和Xilinx共同推出基于Zynq706的解决方案，该方案大而全，系统强大，但功耗成本及架构均不优，可作为SDR的验证平台，如果需要商用，必须重新做架构，DEMO板价格不菲。
3、凌动无线SDR平台。该平台的特点是：FPGA容量足够大（EP4CGX150），多载波中射频算法处理无压力； FPGA外挂1Gbit/2Gbit的DDR； RX通道噪声系数低至0.5dB；2T3R，带一路高速采样的反馈通道，可实现DPD、功率检测、驻波检测等功能；软件驱动一站式服务；可采用基于CortexA8处理器的CPU来做主控和非实时算法处理，此功能可硬件裁剪。详情baidu文档《基于AD9361的SDR商用平台》。
在某些场景下，系统可能没有复杂的算法处理，没有高分辨率的显示需求，没有网络通信需求，没有在线维护需求，但是有强烈的成本需求。凌动无线平台可以通过以下方式降成本：去掉反馈通道，选用成本更低引脚兼容的Cyclone4系列FPGA；选用AD9364 1T1R；去掉ARM主控板等。本文以下部分探讨一下通过NIOS来代替主控，去掉ARM部分，让系统更简单，成本更低。
先扯一下题内话。最近半导体行业大事不断，先是Avago蛇吞象，再是Intel确定以167亿美刀收购Altera。据分析Intel可能要推出可部分定制化的专用CPU，强强联合，但暂时对FPGA的下游的用户应该没有太大影响。不过身在Altera的同学们还是比较兴奋的。Altera紧跟Xilinx，在V系列推出了ARM+FPGA的SOC方案。个人认为在短期，这种架构在生态系统、开发难度、成本功耗等方面都不占优势。Xilinx大力推广了几年，据我所知，基本还没有在成熟市场开辟新的战场，毕竟相比于ARM的主战场消费类市场，FPGA应用还是很有局限。总的来说：高不成低不就。
分析一下低端应用，例如在上电时需要初始化AD9361，需要初始化时钟芯片，需要对FPGA用户逻辑进行复位；再例如在运行过程中，需要查询逻辑状态，并进行相关后处理等。这些场景Nios都能胜任。做过Altera家的应该比较熟悉Nios，开发工具简单，逻辑工程师都能完成C的编程工作。在速度要求不高的场合，这种方案比较灵活。根据复杂性的不同，可能会消耗2～3K的寄存器，如果需要存储初始化数据，可能需要几十个M9k。总的来说可以接受。
下面是Nios的开发步骤，希望对各位有用，各位看官如有不清楚的地方，可与本人沟通。
1、用Qsys生成端口、地址、接口等，并生成cpu及submodule例化HDL代码；
2、启动NIOS for eclipse，新建（nios ii application and bsp from template）工程，
3、选择blank，并导入Qsys生成的info文件，此后eclipse会自动生成system.h，altera_avalon_pio_regs.h;alt_types.h;stdio.h;unistd.h等include文件，并加入到bsp中;
4、编写main.c代码，并加入工程文件，并build all；
5、编译成功后，make targets,生成quartus所需的cpu的hex文件。
6、注意Qsys和eclipse采用info文件进行交互，在Qsys中改了设计之后，需要在eclipse中refresh设计。
7、如果在eclipse中修改已有工程，选择 File>Import>General>Exsiting Projects into Workspace
Thanks.
注：转载请注明出处。