关于FPGA的RAM核管脚问题

小敏敏 · 发表于 2015-6-10 09:58:54

您需要登录才可以下载或查看，没有账号？注册

x

现有一电路，fifo连接FPGA，由fifo出来的数据直接送给FPGA，但是因为数字信号不好观察，因此想通过FPGA里面的RAM存储数据，然后后面模拟一个DA，观察信号。问题是RAM核的地址管脚和时钟管脚应该怎么连接？

菜鸟要飞 · 发表于 2015-6-10 10:05:04

时钟需要连FIFO的输出时钟，地址你自己控制的啊

小敏敏 · 发表于 2015-6-10 10:49:42

回复 2# 菜鸟要飞

那能不能不用RAM或者ROM，直接写一个DA转换的程序，将fifo的数据转换成模拟信号，然后从FPGA的一个IO口输出。

菜鸟要飞 · 发表于 2015-6-10 11:16:09

回复 3# 小敏敏

FPGA里有模拟数据？

小敏敏 · 发表于 2015-6-10 14:50:43

回复 4# 菜鸟要飞

不是模拟数据，是fifo过来的数据。

菜鸟要飞 · 发表于 2015-6-11 08:32:11

回复 5# 小敏敏

FIFO不是FPGA里的软核吗？

[求助] 关于FPGA的RAM核管脚问题