uvm reg_model 求助

109010118 · 发表于 2015-5-30 19:49:04

回复 10# qyxu1979

非常感谢！

谁枫而飘 · 发表于 2015-6-4 21:40:53

sequence不是专门产生transaction的吗？为什么要这样做？
`uvm_do_on(send_seq,p_sequencer.send_seq);
`uvm_do_on(cpu_seq,p_sequencer.cpu_seq);
括号里面是不是应该是(cpu_seq,p_sequencer.cpu_seqr),(send_seq,p_sequencer.send_seqr)？楼主我是新手，麻烦给我说说，见谅了

uunn69 · 发表于 2018-3-1 19:23:58

同报类似的错误。。。

yangyb · 发表于 2018-3-2 15:55:11

正解

lovehere33 · 发表于 2018-3-9 10:19:12

把env中实例化的rm连接到virtual sequencer中在virtual sequence中调用时：p_seqencer.rm.read（）

ziqiu08 · 发表于 2018-3-19 22:10:48

如果不像楼上诸位说的把ral句柄传来传去，可以将ral的例化放到最外面，这样环境中任何地方都能看见了

ForrestZhang719 · 发表于 2019-3-5 16:46:56

按照《UVM实战》那本书的讲解，我觉得可以这样：1. 在要使用寄存器模型的sequence中定义一个指针：reg_model rm_p; 2. 在base_test中实例化reg_model, 以及 env.rm_p = this.rm_p ; 3. 在env中将寄存器模型和sequence连接，vsquence.rm_p = this.rm_p.

[求助] uvm reg_model 求助

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