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查看: 4746|回复: 3

[求助] 为什么clock network delay中还有一部分是ideal?

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发表于 2015-5-27 20:30:58 | 显示全部楼层 |阅读模式
100资产
444.png 这是我通过report_timing -path full_clock_expanded报出来的clock network delay的详细信息,发现clock network delay中只显示了一部分组合逻辑的delay,还有一部分却用 clock network delay(ideal) 0.12 来代替了,这是为什么啊?为什么还会出现clock network delay(ideal)?     注:在launch path 的clock network delay的值为5.12。

发表于 2015-5-27 22:06:10 | 显示全部楼层
正因为是ideal 所以不会expand,首先你想要的report 只有在cts 后才合理,其次要先set propagate clock 再跑cts
 楼主| 发表于 2015-5-28 11:43:59 | 显示全部楼层
回复 1# 罗蒙


   已解决,是SDC中设置了相应的clock latency导致的,谢谢各位的回复!
发表于 2017-7-2 23:48:55 | 显示全部楼层
楼主后面如何解决呢?cts的时候ideal可以存在不?
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