需要的时钟低于PLL和DCM所能产生的最低频率，请问我这样设计是否可行？

阿泰-0574 · 发表于 2015-5-25 19:34:32

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我需要3个时钟，分别为150KHz，1.2MHz和2.4MHz，单用PLL和DCM都无法得到，于是我先用PLL生成了4.8MHz的时钟，再对这4.8MHz进行分频，来得到150KHz，1.2MHz和2.4MHz，请问这样实际可以吗？附代码：图像 373.jpg

菜鸟要飞 · 发表于 2015-5-26 08:25:40

试试DDS。。

greenpine · 发表于 2015-5-26 09:32:20

可以，这么低的时钟对FPGA来讲基本没什么问题，或者你统一用4.8M的时钟

alienwarexie · 发表于 2015-5-26 14:32:03

用DDS解决问题

阿泰-0574 · 发表于 2015-5-26 18:04:25

回复 3# greenpine

多谢~

阿泰-0574 · 发表于 2015-5-26 18:09:50

回复 2# 菜鸟要飞
DDS产生是正弦波，我想要的是时钟信号，由正弦波再转方波？是这个思路吗？

菜鸟要飞 · 发表于 2015-5-26 18:43:14

也许真的因为频率够低，用分频时钟没问题

[求助] 需要的时钟低于PLL和DCM所能产生的最低频率，请问我这样设计是否可行？