ESD失效分析

m2ic

谢谢提出疑问。
1. 放个比较小的电阻，比如10欧姆，只是限制ESD时discharge的超大电流。
    该IO的驱 ...
bandpass 发表于 2015-5-27 21:37

                               
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4#的分析很到位！

   "NMOS的bulk与芯片的地直接相连" High Risk!!! 其实是个潜在的ESD 放电通路 取决于该MOSFET 的Break Down voltage 如果你也是低压MOSFET 可能这个管子挂掉的几率爆高

yan1234168

看不懂

bandpass

19u*10的size显然是做不到selfprotection的 你这个应用如果ESD性能要求比较高，建议D和S端都加电阻 ...
jeff_zx 发表于 2015-5-28 13:19

                               
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   这个办法好，并联既能限制大电流通过NMOS，又不电流降低驱动能力。

   唯一的牺牲是稍微增加了NMOS的寄生电容（从finger改为multi）。

bandpass

4#的分析很到位！

   "NMOS的bulk与芯片的地直接相连" High Risk!!! 其实是个潜在的ESD 放电通路 ...
m2ic 发表于 2015-5-28 13:37

                               
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   是的，3.3V 电源，但是1.8V的NMOS，本身就会有breakdown的问题。
   本工艺是0.18 CMOS Nwell工艺，NMOS的bulk只能接地，如果想降低该风险，有何建议呢？

m2ic

是的，3.3V 电源，但是1.8V的NMOS，本身就会有breakdown的问题。
   本工艺是0.18 CMOS Nwell工艺 ...
bandpass 发表于 2015-5-28 18:12

                               
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可参考10#楼建议 这种做法很长用 就是比较费点size 串的电阻的大小 Power Clamp是什么结构的 GCNMOS， GGNMOS，。。。 clamped 电压多少伏。。。
需要详细知道一些工艺的参数去算 还是有一定risk
想请教个问题，为什一定要用此电路 “IO的NMOS是 2V的Native Vth”
designer不能想个办法避免掉吗 用NMOS 有什么好处吗 作为上拉？ 还是其他的用途
电路又不能关段 又不能防漏电…… VCC tracking？
觉得本身这样的想法就有点怪怪的

3.3V 工艺用1.8V NMOS 抗？ 可靠性问题！！！
常规来说这个1.8V break down voltage可能会远高于3.3V， 但是现在由于衬底的连接 NMOS break down voltage trigger  point 会大大降低
另外这个NMOS不是一直通的吗 因为其是native mosfet 其一直就是个ESD 通路
为什么不能用PMOS 或者上边串连一个PMOS。。。
这样可以大大降低风险

bandpass

可参考10#楼建议 这种做法很长用 就是比较费点size 串的电阻的大小 Power Clamp是什么结构的 GCNMOS， ...
m2ic 发表于 2015-5-28 18:49

                               
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关于这个输出IO的应用说明如下：


差分输出LVPECL接口，外接电阻到地。根据LVPECL的电平要求，
输出共模VCC-1.3V，单端电流14mA左右，本芯片工作在1Gbps速率。
CMOS 018工艺能够满足要求的设计就只能采用Native FET了，而且要采用1.8V
的FET满足速率要求。

bandpass

可参考10#楼建议 这种做法很长用 就是比较费点size 串的电阻的大小 Power Clamp是什么结构的 GCNMOS， ...
m2ic 发表于 2015-5-28 18:49

                               
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Power clamp 见下图，所有器件都是3V FET。

m2ic

Power clamp 见下图，所有器件都是3V FET。
bandpass 发表于 2015-5-29 11:08

                               
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NAT NMOS 上不可以串接一个3.3V PMOS PMOS gate接在GCNMOS INVTER后面处 即NMOS Gate位置？

bandpass

NAT NMOS 上不可以串接一个3.3V PMOS PMOS gate接在GCNMOS INVTER后面处 即NMOS Gate位置？
m2ic 发表于 2015-6-2 18:35

                               
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    你的意思是指下图所示吧：在PowerClamp放电器件，关断Native NMOS的放电通道，起到保护作用。

    实际中有没有靠PowerClamp来控制电路的？有无这方面的实际经验，还请指导。


  


   交流使人进步！

m2ic

you can do the simulation and check NAT NMOS drain voltage value...