ESD失效分析

bandpass

ESD方面的问题：HMB -4000V测试 IO to VCC （-）file:///C:\Users\Administrator\AppData\Roaming\Tencent\Users\22701347\QQ\WinTemp\RichOle\`FYD8SL9W~_EVB`AOPNKXY8.png

ESD Diagram

IO输出电路是Floating source的， ESD之后该IO损坏。IV曲线如红色下图中红色所示，绿色是未做ESD之前的IV曲线，明显看出正电压时电流偏大，除了Diode外，还有哪些地方可能损坏，如何改进。

IV curve

[img]file:///C:\Users\Administrator\AppData\Roaming\Tencent\Users\22701347\QQ\WinTemp\RichOle\%989HR1K`E{S_B~`ZW~GZ@T.jpg[/img]

hybeam

回复 1# bandpass


   请问楼主你的图中的软件的名字是什么？

GodofSun

从图中来看，IO对VCC打-，最容易的通路是NMOS，而不是你用红线画出来的预期路线，所以损坏点很可能在NMOS处，话说打坏后开盖应该能看到损坏点。。。

jeff_zx

ESD方面的问题：HMB -4000V测试 IO to VCC （-）


IO输出电路是Floating source的， ESD之后该IO损坏。 ...
bandpass 发表于 2015-5-21 20:32

                               
登录/注册后可看大图

   ESD电流有3个可能的路径：1、通过IO处对地二极管正向turn on到gnd ring，然后再通过Power clamp击穿snapback或者trigger，到power ring泄放
2、内部nmos snapback或者breakdown，与nmos sub连接也有一定关系
3、IO处对 power的二极管breakdown

1是你预期的路径，但esd能否从这个通路走，取决与powerclamp的设计是否合理，是否足够块trigger，还包括PAD的位置，GNDring和Power Ring的寄生res
如果ESD电流从2、3通路走，你整个ESD的设计就失效了，从2走的可能性更大。

如果要优化改善，首先要确认powerclamp是否起作用，另外就是减小PAD到powerclamp的路径的res，如果chip很大，要考虑muti的powerclamp，在PAD附近增加一组powerclamp
更重要的是要保证内部nmos本身的robust，具体涉及到device的size（是否足够到self protect），layout的是否io rule，应用中是否可以加电阻等等
对于3路径，一般如果按照fab esd design guideline ，应该不大会出现

semico_ljj

bandpass

回复 3# GodofSun  是的，我也怀疑NMOS已经损坏了。

bandpass

ESD电流有3个可能的路径：1、通过IO处对地二极管正向turn on到gnd ring，然后再通过Power clamp击 ...
jeff_zx 发表于 2015-5-22 12:02

                               
登录/注册后可看大图

大牛分析的很全面，我也怀疑大量电流经过2通道泄放了，导致NMOS过流损坏。


本芯片面积不大（1mm*1mm），有两个Power clamp，HBM测试其它项都通过了
（IO to IO ±， ALL to GND ±， ALL to VCC+），只有该类型的两个IO to VCC- 没有通过。


IO的NMOS是 2V的Native Vth， 本芯片工作在3.3V电压下，所以相比3V NMOS，该Native NMOS
更容易损坏，NMOS尺寸L=0.35um，W=10*19um。你指的足够self protect如何衡量？


我觉得改进方法一是在NMOS漏极加一个电阻（如下图红色虚框所示），限制大电流流过NMOS。
还有其它改进建议么？谢谢。

GodofSun

1.限制大电流不会影响这个脚的驱动能力么？
2.NMOS的bulk接哪？
3.话说I/O to I/O都能过，有没有想想I/O to PIN9/12是怎么过的？

bandpass

1.限制大电流不会影响这个脚的驱动能力么？
2.NMOS的bulk接哪？
3.话说I/O to I/O都能过，有没有想想I/O  ...
GodofSun 发表于 2015-5-27 20:42

                               
登录/注册后可看大图

谢谢提出疑问。
1. 放个比较小的电阻，比如10欧姆，只是限制ESD时discharge的超大电流。
    该IO的驱动电流最大20mA左右，所以最大压降200mV，不会影响工作点，也不会限制驱动能力。


2. NMOS的bulk与芯片的地直接相连。


3.确实，IO to IO比 IO to VCC更苛刻。 唯一可以理解的是有9个IO分布在芯片四周，而VCC只有两个。
  所以IO to IO 时的电荷泄放能力也不差。


注明： 本芯片管脚图如下，9个IO， 两个VCC，三个GND。Power Clamp位于两个角上。

jeff_zx

大牛分析的很全面，我也怀疑大量电流经过2通道泄放了，导致NMOS过流损坏。


本芯片面积不大（1mm*1 ...
bandpass 发表于 2015-5-26 21:08

                               
登录/注册后可看大图

   19u*10的size显然是做不到selfprotection的 你这个应用如果ESD性能要求比较高，建议D和S端都加电阻。一般电阻也不是你想的这种加法。
一般都是单个finger加，比如10个device D，S分开layout，然后每个上面加10欧
这样均匀性更好，总的电阻也才只有1欧