求指导-DC约束相关问题

香香瓜 · 发表于 2015-5-11 16:18:54

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本帖最后由香香瓜于 2015-5-11 16:22 编辑

新手求指导，我的约束文档肯定不对，求高手谢谢

特别是：
set_clock_uncertainty
set_clock_latency
set_input_delay
set_output_delay
这些约束的路径是什么？具体哪个时钟？
谢谢！

出尘入世 · 发表于 2015-5-11 21:54:32

set_load需要对输入也设置，还有max_fanout、max_transition、max_capacity要设置
对于端口的input_delay、output_delay要具体分析每个port口来设置相关的时钟约束，不能一概而论，另外false_path不是随便设的，能不设就不设

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