请问cortex-m0的集成中遇到的问题

sme-ic · 发表于 2015-5-8 13:33:49

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大家除了core本身，大概还有哪些模块是使用ARM公司现成的模块？
我搭了一个电路开始测试，发现使用其提供的busmatrix时，性能损失严重，即使所有AHB slave的hready全为高，busmatrix返回给M0的hready也会插入等待周期，即使访问的是同一个AHB slave也如此。

不知大家有2个以上的master时是否使用的是ARM的busmatrix？性能是否有损失？或是我使用不当？

gxliu · 发表于 2015-5-8 15:12:49

使用busmatrix的扩展性好一些，对性能影响小，但占资源多些。

IC老兵 · 发表于 2015-5-12 10:47:17

M0应该用AHB-Lite M0默认的包里就是AHB-Lite

owwo504 · 发表于 2015-6-2 10:37:26

拜读学习一下

sme-ic · 发表于 2015-6-2 13:39:33

M0应该用AHB-Lite M0默认的包里就是AHB-Lite
IC老兵发表于 2015-5-12 10:47

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M0包里的示例，是使用简单的MUX，性能是没有损失，但是只支持1MASTER多SLAVE，如果有1个以的MASTER，例如加了DMA，这样就有两个MASTER了，简单MUX就不能用了。

IC老兵 · 发表于 2015-6-2 15:02:37

M0包里的示例，是使用简单的MUX，性能是没有损失，但是只支持1MASTER多SLAVE，如果有1个以的MASTE ...
sme-ic 发表于 2015-6-2 13:39

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但是M0的应用不建议连个master这样做，ARM把这些事都事先替你想好了

sme-ic · 发表于 2015-6-3 08:14:23

但是M0的应用不建议连个master这样做，ARM把这些事都事先替你想好了
IC老兵发表于 2015-6-2 15:02

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可是我参考了市面上的一些M0/M0+ MCU，如ST/新唐/NXP/Freescale等，有DMA功能的，都是2MASTER+多SLAVE，不清楚是不是他们都没有使用ARM的这个BusMatrix而是自己做的？没有全部分析所有MCU厂的时序或性能，但是至少ST的M0，根据其规格书的描述，对挂在AHB上的IO连续清0/置1，IO的速度最快为主频的1/4，这样的时序和不使用BusMatrix是一样的，但我自己使用BusMatrix时，AHB IO的翻转速度，翻转一个周期至少要7个CLOCK，原因就是BusMatrix插入的等待周期造成，如果使用MUX则不会。

所以才有此疑问，看看大家在做M0的集成时是怎么处理BUS的，matrix/mux 是否都是用的ARM提供的，或者在2 MASTER时是怎么处理的。

Lerxi · 发表于 2015-6-5 11:00:03

回复 7# sme-ic

看手册里，好像都是用了Bus_Matrix的。对GPIO的处理，手册里看到“Fast toggle capable of changing every two clock cycles”。估计是做了优化。

sme-ic · 发表于 2015-6-6 20:12:27

本帖最后由 sme-ic 于 2015-6-6 20:14 编辑

回复 sme-ic

看手册里，好像都是用了Bus_Matrix的。对GPIO的处理，手册里看到“Fast toggle cap ...
Lerxi 发表于 2015-6-5 11:00

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反正ARM的BusMatrix是绝对不可能这么快的，我仿真的结果是因为BusMatrix等待周期的插入，执行这样的翻转指令，高/低各翻一次，一共要7个周期，达不到4个周期。所有如果规格书的框图没有错的话，是不是他们自己做的这个模块，时序有优化。

Lerxi · 发表于 2015-6-7 10:45:37

回复 9# sme-ic

也有可能框图没反应实际的设计，考虑到GPIO不会用到DMA做master，其实是用本地总线来驱动的，没经过Bus_matrix

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