DC综合VHDL 不能例化库里面的cell。

zhq415758192 · 发表于 2015-5-7 19:13:51

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

VHDL中例化了一个单元库的cell： U1：entity BUFX1 port map （A=>sig1, Y=>sig2）;

analyze报错：Error： Name BUFX1 is unknown。

link_library和search_path都设置正确。
DC综合VHDL应该怎么例化元件？

cutfor · 发表于 2015-5-7 21:09:28

没有就是没有，要么路径错误，要么名字错误，目标库对不对？

zhq415758192 · 发表于 2015-5-8 18:41:37

回复 2# cutfor

U1：entity work.BUFX1 port map （A=>sig1, Y=>sig2）; 前面定义BUFX1的entity，这样就可以了

[求助] DC综合VHDL 不能例化库里面的cell。

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /2