[讨论] DC综合VHDL，不能例化单元库的cell

[复制链接]

zhq415758192

发表于 2015-5-7 15:12:49 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

VHDL中例化了一个单元库的cell： U1：entity BUFX1 port map （A=>sig1, Y=>sig2）;

analyze报错：Error： Name BUFX1 is unknown。

link_library和search_path都设置正确。
DC综合VHDL应该怎么例化元件？

error

相关帖子

返回列表

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

GMT+8, 2024-11-15 16:02 , Processed in 0.013711 second(s), 8 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

[讨论] DC综合VHDL，不能例化单元库的cell

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

站长推荐 /1