[讨论] DC综合VHDL，不能例化单元库的cell

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发表于 2015-5-7 15:12:49 | 显示全部楼层 |阅读模式

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VHDL中例化了一个单元库的cell： U1：entity BUFX1 port map （A=>sig1, Y=>sig2）;

analyze报错：Error： Name BUFX1 is unknown。

link_library和search_path都设置正确。
DC综合VHDL应该怎么例化元件？

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