verilog对寄存器组写操作出现问题

czy619730

reg [7:0] mem[63:0] //64个寄存器构成寄存器组,里面包含了2个异步fifo下面我对这个寄存器组进行写操作
例如
always @(negedge resetn or posedge tx_wclk) //这是对TX_FIFO所对应的寄存器组进行写操作
    begin
        if(!resetn)
        begin
            for(i=0;i<63;i=i+1)
            mem <= 8'b0;
        end
        else if(tx_wreq && !tx_wfull)
        mem[tx_waddr] <= tx_wdata;
    end

always @(posedge rx_wclk or negedge resetn) //这是对RX_FIFO所对应的寄存器组进行写操作
    begin
        if(!resetn)
        begin
            for(i=0;i<63;i=i+1)
            mem <= 8'b0;
        end
        else if(rx_wreq&&!rx_wfull)
        mem[rx_waddr] <= rx_wdata;
    end


这里我能确保tx_waddr和rx_waddr不会指向相同的地址单元，但编译时显示对mem多驱动赋值，我想把这两块合成一块来避免这个错误，但试了很多都无法解决，因为TX_FIFO和RX_FIFO是两个独立的模块，tx_clk和rx_clk可能同时跳变，即可能同时对2个FIFO进行写操作，这里不知道该怎么办了，求助~~

goswami

你这里逻辑错误,不是合并模块能解决的, rx_fifo和tx_fifo公用同一个mem 肯定不对，一个fifo包含一个写口一个读口，不可能两个写口,两个写口那是ram, ram同时写要有优先权的逻辑的

czy619730

回复 2# goswami

我这里的想法是先创建一个寄存器组，比如说深度64的，我自己通过外部配置，想要把0~28作为RX_FIFO，29~63作为TX_FIFO（打个比方），也就是说我的RX_FIFO的写指针和读指针只会在0~28间变化，而TX_FIFO的读写指针只会在29~63间变化，这样看上去就是2个FIFO了，感觉应该不会存在所说的一个FIFO两个读写口的问题，请教如何解决？

goswami

回复 3# czy619730


  你这样纯粹是多此一举，分成两个不久完了么，根本没有共用的资源何必纠缠在一起呢？

byrd2010

这纯粹是Verilog可综合性的问题，与你的本意无关
建议楼主加强基础知识的学习

czy619730

回复 4# goswami

我的目的是为了实现这个表所示的功能，通过对spi_thr（SPI端口）的编写来动态改变RX_FIFO和TX_FIFO的深度，因为这两个FIFO是需要做成ASIC的，所以不能做成固定的2个FIFO，就想通过分别对这2个FIFO的读写指针的范围进行控制来实现，就是这里想不明白，请前辈看下
   

Spi_thr	RX	TX
0000	4	60
0001	8	56
0010	12	52
0011	16	48
0100	20	44
0101	24	40
0110	28	36
0111	32	32
1000	36	28
1001	40	24
1010	44	20
1011	48	16
1100	52	12
1101	56	8
1110	60	4
1111	64	0

goswami

你这样的要求可以实现，就是通过spi_thr配置寄存器来选择时钟，读写地址范围，读写地址来源和寄存器组数据流向，就是这个思路。实现起来有些得不偿失

ckt474656285

把数据，地址和时钟信息集合做成两组输入，根据req信号选择使用哪组数据，包括时钟信号。时钟信号可以用一个时钟选择器资源来实现

dengheige

顶起学习中