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发表于 2015-5-3 11:38:31
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回复 3# 布衣江南
module hardreg(d,clk,clrb,q);
input clk,clrb;input[3:0] d;
output[3:0] q;
flop d1(d[0],clk,clrb,q[0],);
flop d2(d[1],clk,clrb,q[1],);
flop d3(d[2],clk,clrb,q[2],);
flop d4(d[3],clk,clrb,q[3],);
endmodule
这样应该可以了 |
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