formality问题求助！！

nogains · 发表于 2015-5-2 16:22:35

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客户给出了一个IP的DDC文件，在综合时直接读入该ddc，写出whole chip的netlist文件。
在做formality时，将我们设计的RTL和客户的DDC读入作为ref，将综合出的netlist做为imp，
进行到verify时，总是报如下错误：
Error： The reference container has DDC design (s) with unmapped operators. (FM-396).

另：为了检查客户的DDC，用dc_shell读入该ddc后，直接写出verilog文件，可以看出是gtech格式的，包含
GTECH_OR2, SEQGEN, SELECT_OP......。怀疑是用到了DesignWare的内容。是不是在formality时需要设置参数啊？

请大拿指点迷津啊！

wk61003130 · 发表于 2015-6-5 22:54:36

lib里没包括dw吧。。

_shanks · 发表于 2015-12-16 17:10:05

楼主问题解决了嘛

little_earth · 发表于 2020-7-28 17:53:46

遇到同样问题，请问怎么解决的

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