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[求助] 求大神指教in2reg的违规!!!

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发表于 2015-4-21 08:56:43 | 显示全部楼层 |阅读模式
100资产
本帖最后由 罗蒙 于 2015-4-21 10:04 编辑

QQ图片20150420210409.jpg 其中SDI0_div_PLLCK_pad是PLLCK_MUX经过两次分频器(先分频为SDIO_div_PLLCK,再分频为SDIO_div_PLLCK_pad)产生的内部时钟,且SDI0_div_PLLCK_pad这个时钟是定义在port  pad_pA[5]上!

我查看了一下SDIO_div_PLLCK_pad的延迟路径,发现clock_network_delay是从PLLCK(最初的时钟源)开始计算的,难道不应该是从SDIO_div_PLLCK_pad的时钟源SDIO_div_PLLCK开始计算吗?????
求各位大神帮帮忙!!!!怎么处理这类违规!!!!

最佳答案

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直接false path, 这么慢的频率,一般问题不大的
发表于 2015-4-21 08:56:44 | 显示全部楼层
直接false path, 这么慢的频率,一般问题不大的
发表于 2015-4-21 09:44:21 | 显示全部楼层
pad_pA[5]上为什么要定义这个时钟?
发表于 2015-4-21 16:21:00 | 显示全部楼层
constrain的问题 根据分频情况设置为2或者4
set_multicycle_path 2 -from SDI0_div_PLLCK_pad -to PLLCK_MUX -setup
or

set_multicycle_path 4 -from SDI0_div_PLLCK_pad -to PLLCK_MUX -setup
set_multicycle_path 3 -from SDI0_div_PLLCK_pad -to PLLCK_MUX -hold
发表于 2015-4-21 21:10:24 | 显示全部楼层
回复 4# yiyeyo


   set_multicycle_path 4 -from SDI0_div_PLLCK_pad -to PLLCK_MUX -setup  -end
set_multicycle_path 3 -from SDI0_div_PLLCK_pad -to PLLCK_MUX -hold -end  需要加end选项吧
发表于 2015-4-21 21:55:48 | 显示全部楼层
constrain的问题吧,找前端确认下
 楼主| 发表于 2015-4-22 08:56:50 | 显示全部楼层
回复 4# yiyeyo


   非常感谢您的回答!!
 楼主| 发表于 2015-4-22 08:57:28 | 显示全部楼层
回复 3# icfbicfb


   谢谢版主!!
发表于 2015-4-29 13:45:13 | 显示全部楼层
发表于 2015-5-3 19:37:59 | 显示全部楼层
请问最后如何解决?
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