在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 5243|回复: 6

[原创] 可综合的快速除法器的设计verilog

[复制链接]
发表于 2015-4-13 23:04:37 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
我需要用到一个高位除法器,暂时不考虑面积,速度优先。32bit/16bit,可不可以一个cycle就能做出来?可以的话频率肯定会特别低,是不是需要加流水来增加频率呢?
发表于 2015-5-6 08:19:39 | 显示全部楼层
增加了流水还怎么能一个cycle。。。
发表于 2015-5-6 10:22:18 | 显示全部楼层
xuexiyixia
发表于 2015-7-7 09:47:55 | 显示全部楼层
本帖最后由 加油99 于 2015-7-7 09:53 编辑

不可能一个cycle做出来。
  除法器是浮点部件设计的难点。从xilinx 除法IP core手册看,xilinx用了2种算法。
  第一种是不恢复(non-restoring)算法,每次迭代只能算出1位商值。
  第二种是预缩放(prescaling)算法,每次迭代能算出多位商值。最多几位可上ISE试试。这个算法开始前的“预缩放”就要用到乘法。预缩放算法是SRT算法的变种。
发表于 2015-7-7 20:36:36 | 显示全部楼层
运算原理都是移位减,怎么可能1clock就出结果
发表于 2016-12-14 15:32:03 | 显示全部楼层
~~~~~~~~
发表于 2016-12-14 17:00:18 | 显示全部楼层
我认为如果接受数据流水输出的话是有可能的,第一个数据出来的latency会比较大,后面每隔一个时钟周期出来一个数据。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-8 05:36 , Processed in 0.023859 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表