verilog中generate的疑问

YoungZ1 · 发表于 2015-4-12 12:30:28

回复 10# glace12123

可能我没怎么说清楚，如果是很多寄存器，需要很长的布线将这些寄存器组织成寄存器堆，可能会延时比较大。不过用wire定义成类似二维数组的形式，比较新奇，我试一下。谢谢你的指教，

glace12123 · 发表于 2015-4-12 17:58:58

回复 11# YoungZ1

呵呵，算不上指教，我也喜欢偷懒，恰好verilog二维向量，就是简化代码设计的一种方式~~方便阅读和书写。

tianyakeliu6 · 发表于 2016-4-25 09:06:14

请问各位大神，如果 for的次数时不固定的，综合器可以综合吗，本文中的N是一个变量的话

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