Xilinx srio核仿真的时候出现的错去

xduryan

ERROR: Failed to map the library
Reason: couldn't execute "vmap": no such file or directory
     > Compilation info: unisims_ver
       ********************************************************
       + Source Library    : D:/Xilinx_14.4/14.4/ISE_DS/ISE/verilog/src/unisims
       + Compilation Time  : Mon Mar 23 14:04:56 2015
       + Platform          : nt64
       + Simulator         : mti_se
       + Simulator Version : 10.0c
       + Xilinx Version    : 14.4
       + Number of Errors  : 0
       + Number of Warnings: 0
       ********************************************************
ERROR: Failed to map the library
Reason: couldn't execute "vmap": no such file or directory
     > Compilation info: xilinxcorelib
       ********************************************************
       + Source Library    : D:/Xilinx_14.4/14.4/ISE_DS/ISE/vhdl/src/XilinxCoreLib
       + Compilation Time  : Mon Mar 23 14:04:56 2015
       + Platform          : nt64
       + Simulator         : mti_se
       + Simulator Version : 10.0c
       + Xilinx Version    : 14.4
       + Number of Errors  : 0
       + Number of Warnings: 357
       ********************************************************
ERROR: Failed to map the library
Reason: couldn't execute "vmap": no such file or directory
     > Compilation info: xilinxcorelib_ver
       ********************************************************
       + Source Library    : D:/Xilinx_14.4/14.4/ISE_DS/ISE/verilog/src/XilinxCoreLib
       + Compilation Time  : Mon Mar 23 14:04:56 2015
       + Platform          : nt64
       + Simulator         : mti_se
       + Simulator Version : 10.0c
       + Xilinx Version    : 14.4
       + Number of Errors  : 0
       + Number of Warnings: 1
       ********************************************************
ERROR: Failed to map the library

大家好：我用core generator生成Xilinx srio ipcore后，用ise新建了一个工程，添加core的example design里的文件，用modelsim仿真的时候在ise下边打印了这些错误。但是，modelsim能正常调出来，且仿真可以正常进行。
   我想问的是：这些错误是个什么意思？有知道的大神吗 ？

glace12123

仿真需要库文件，你看它的提示，do命令的vmap出错，不能找到unisims_ver、xilinxcorelib这些常用仿真库，就是modelsim编译ise的库。。。。。modelsim没有找到这些库的时候，就会报错，但是也许它利用ise的某些软件机制给跑起来了。。。

杨海平635

顶一个！！

alienwarexie

VHDL,verilog