DFT 时钟上多加了一个scan mux，clock也被取反了

liujj567a · 发表于 2015-4-8 12:59:13

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本帖最后由 liujj567a 于 2015-4-8 14:05 编辑

未命名.bmp

最近在DFT时遇到一个问题，如上图。
图一，是一个clock gate后的时钟直接驱动reg，clk是经过scan mux过的。按理说，gate后的时钟时不需要再scan mux。
但是经过DFT后会在gate clock后再加一个scan mux。而且还取反了，导致formality不通过。

问题：
1. 怎么可以抑制在gate clock后再插scan mux？
2. 什么原因导致clock取反？

sunnydrak · 发表于 2015-4-8 14:13:41

Thanks

liujj567a · 发表于 2015-4-8 17:18:31

自己顶一下

icfbicfb · 发表于 2015-4-9 10:35:22

你这种icg 已经带了scan bypass功能啊，即TE，按理说不应该再加mux的，

不清楚你这种是preicg还是posticg，再看看icg的使用吧

liujj567a · 发表于 2015-4-9 11:27:58

preicg还是posticg 都用过，
ICG是手动写的，不是工具自动插的。
我看了下取反，后面的mux是带取反的。所以应该没有问题，
我脚本里用了autofix 功能。
但是，还是不知道为什么会在加MUX，不识别我手动加的latch

panqingb · 发表于 2021-3-24 11:59:39

我也遇到同样的问题，想知道楼主最后怎么解决的。

电子悟空 · 发表于 2021-4-5 12:05:05

感觉CG没有被tool识别, 过了CG clock就被断掉了

西顾 · 发表于 2022-3-24 09:00:56

电子悟空发表于 2021-4-5 12:05
感觉CG没有被tool识别, 过了CG clock就被断掉了

大佬您好，这里小白想请教一下，mux怎么加呀？我想修复D1\D2\D3的问题，看了都是autofix加mux，但是我这边autofix不起作用不知道为啥呢？所以想自己手动加mux，不知道大佬有何指导不？

西顾 · 发表于 2022-3-24 09:03:55

电子悟空发表于 2021-4-5 12:05
感觉CG没有被tool识别, 过了CG clock就被断掉了

我的电路也是相当于是时钟经过了一个组合逻辑传输，再create clock和generated clock这样进行传输的。
但是我需要dft的时候给另外一个时钟，就想加入一个mux来让我原来的时钟失效。
但是就是手动加这个mux找不到方法呢？请问大佬知道在哪里有方法可以加吗？userguide暂时没找到（可能是我太菜看的不够多，麻烦大佬指导指导一下可以吗~打扰您了！！谢谢！！）

wl8448376 · 发表于 2024-1-22 19:29:10

感觉是不是应该在set_clock_gating_style后，再设置一个set_dft_configuration -connect_clock_gating enable和set_dft_clock_gating_pin 让dft工具识别所有的ICG单元

[求助] DFT 时钟上多加了一个scan mux，clock也被取反了

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