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如题,刚开始接触DDR3的PHY的training问题,被其中的各种training搞死。现在对其中的write leveling有个疑问:
由于采用了fly-by的结构,那么CLK到菊花链的各个DIE的时间是不一样的,即使采用了write leveling的功能,让各个DIE的DQS和CLK对齐了,但是对于处于尾端的DIE的DQS来说,较前端的DIE的晚,那么这不会影响其对整个DQ的window的采样么(如果PHY对不同的DIE给出的DQ是同时的话)?亦或者说PHY给出的DQ的window的必须能够忍受不同DIE之间的DQS的shift,那这个应该对performance有比较大的影响吧?
望大神指点 |
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