DDR3的write leveling有关

boybeyond

如题，刚开始接触DDR3的PHY的training问题，被其中的各种training搞死。现在对其中的write leveling有个疑问：

由于采用了fly-by的结构，那么CLK到菊花链的各个DIE的时间是不一样的，即使采用了write leveling的功能，让各个DIE的DQS和CLK对齐了，但是对于处于尾端的DIE的DQS来说，较前端的DIE的晚，那么这不会影响其对整个DQ的window的采样么（如果PHY对不同的DIE给出的DQ是同时的话）？亦或者说PHY给出的DQ的window的必须能够忍受不同DIE之间的DQS的shift，那这个应该对performance有比较大的影响吧？

望大神指点

999

see see

woodhorse

leveling的目的就是让PHY对不同的DIE给出的DQ是不同时的。

boybeyond

回复 3# woodhorse


    根据DDR3的SPEC中关于write leveling的原理的介绍，其中只涉及到DQS和CLK的edge alignment的问题及实现办法，并没有涉及到DQ和DQS的center alignment的问题。既然leveling的目标是实现PHY的DQ到各个DIE的DQ的时间是不同的，那么DQ的training是怎么实现的呢？

woodhorse

回复 4# boybeyond


    DDR3 的leveling是因为DDR3采用了fly-by的拓扑结构。地址线、控制线、时钟线均采用此种方式进行布线。DQ与DQS还是用点到点的布线方式。Fly-by拓扑结构带来了CK-CK#和DQS-DQS#之间的走线延迟。
比如有两个DDR颗粒：DIE1和DIE2
DIE1的CK的飞行时间是1ns
DIE2的CK的飞行时间是2ns
DIE1与DIE2的DQ和DQS的飞行时间都是1ns

假设发端在10ns时刻有一次写操作。经过调整后，DIE1对应的DQ（DQS）在10ns时发射，DIE1在11ns时收到DQ（DQS）和CK。DIE2对应的DQ（DQS）在11ns时发射，DIE2在12ns时收到DQ（DQS）和CK。所以DIE1和DIE2的DQ（DQS）和CK的时序关系都能满足。而且发端错开了2组DQ的变化时间，减少了SSN。

jasper0608

回复 4# boybeyond


    一般DDR3 SRAM datasheet 裡有說明，比如Micron的，另外DFI有定義MAC/PHY之間在做Write leveling training的protocol。