为什么我DC综合出的net interconnect area这么大呢

xiaoyeah · 发表于 2015-3-31 17:29:32

您需要登录才可以下载或查看，没有账号？注册

x

set_wire_load_model, set_wire_load_mode top都相应的设定了，但跑完DC综合，逻辑部分只有0.3mm2，但连线面积竟然达到了6.3mm2，是逻辑部分的几十倍，很不正常。是我哪里没有设置对还是别的什么原因呢？
望大神给予解答！跪求！

icfbicfb · 发表于 2015-3-31 21:57:53

ignore
面积后端说了算

xiaoyeah · 发表于 2015-4-1 09:42:02

回复 2# icfbicfb

了解。多谢版主解答！

wzh27 · 发表于 2015-4-2 09:03:20

回复 1# xiaoyeah

Perhaps Wire Load Model is not correct.

What's the size of your chip? what are the options of WLM? Pick a smaller WLM if possible.

[求助] 为什么我DC综合出的net interconnect area这么大呢