在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 1710|回复: 0

[原创] 一个实用的verilg堆栈

[复制链接]
发表于 2015-3-31 13:03:57 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
module stack (dout,clr,push,pop,clk,din);
output[7:0] dout;           //数据输出端
input clr,push,pop,clk;       //清零端、压栈信号、出栈信号、时钟信号
input[7:0] din;             //数据输入端
reg[7:0] dout;
reg[7:0] stack_MEM[0:8];    //储存空问
reg[2:0] SP_cnt;            //堆栈指针(计数器)
always @(posedge clk) begin

if(clr) begin
       dout<=0; SP_cnt<=0;
    end
    else if (push&&( !pop) ) begin  //压栈
       SP_cnt = SP_cnt+1;     //阻塞赋值,加完再写
       stack_MEM[SP_cnt] = din;

end

else if( pop&&( !push)) begin  //出栈
      dout<=stack_MEM[SP_cnt];//非阻塞赋值,读完再减
      SP_cnt<=SP_cnt-1 ;

end
end
endmodule
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-25 15:10 , Processed in 0.015482 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表