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查看: 3477|回复: 12

[求助] FPGA控制高速AD

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发表于 2015-3-27 09:46:19 | 显示全部楼层 |阅读模式

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请教大神们:我用XC5VSX240T控制ADC08D1000这款高速AD,采样时钟由外部锁相环提供,为960MHz。ADC08D1000为双通道AD,配置的模式为将每通道的数据分成两路,以480MHz的时钟输出给FPGA。由于时钟速率太高,在FPGA处理时经常出现毛刺,严重影响处理性能。我在程序中已经对时钟进行了时序约束,求问还有什么方法能够提高FPGA的性能呢?谢谢!

ADC08D1000.pdf (822.36 KB, 下载次数: 13 )
发表于 2015-3-30 09:25:38 | 显示全部楼层
FPGA的采样时钟要用DLL将采样延调整到数据变化的中间。
 楼主| 发表于 2015-3-31 18:59:26 | 显示全部楼层
回复 2# woodhorse


   时钟相位已经调整过了,但是效果不明显。。。
发表于 2015-3-31 20:48:44 | 显示全部楼层
这个需要IDEALY来做。
 楼主| 发表于 2015-4-1 09:50:26 | 显示全部楼层
回复 4# lg20025779


   能稍微讲一下吗?或者给一些有关IDEALY的资料。多谢!
 楼主| 发表于 2015-4-1 09:52:07 | 显示全部楼层
回复 4# lg20025779


   能讲一下吗?或者给些关于IDEALY的资料。谢谢!
发表于 2015-4-1 12:55:27 | 显示全部楼层
建议将AD的时钟设置为DDR模式,利用FPGA内部的IDDR实现数据采集,有利于提高电路稳定性
注意AD时钟与数据在FPGA内部的路径延迟尽量一致,做好定时约束。
 楼主| 发表于 2015-4-1 15:24:46 | 显示全部楼层
回复 7# my_ego


   DDR方式也尝试过了,通过修改AD的配置电路,将AD的输出修改成了DDR方式,时钟为240MHz,也对这个时钟进行了约束。但是仍然有毛刺出现。我现在只能适当降低频率,再用SmartXplorer跑出多个结果,然后选择一个最好的,这样做实在太耗时了。
发表于 2015-4-1 15:34:17 | 显示全部楼层
本帖最后由 lg20025779 于 2015-4-1 15:39 编辑

回复 8# pzhwjk1992


  Idelay的资料上X官网可以很容易找到的。 你需要做一个延时闭环控制。
 楼主| 发表于 2015-4-1 17:29:00 | 显示全部楼层
回复 9# lg20025779


  找到资料了,正在学习使用,多谢!
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