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查看: 2023|回复: 7

[求助] Xilinx的PLL问题

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发表于 2015-3-24 10:57:25 | 显示全部楼层 |阅读模式

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我想将FPGA输出的信号跟输入信号的频率一致,相位相差90度。输入信号的频率是5KHz,输入信号需要先进行算法处理后,才能输入给PLL,请问可否使用PLL的原语去实现?
发表于 2015-3-24 23:39:51 | 显示全部楼层
PLL的输入时钟有限制,5KHz应该不符合要求
发表于 2015-3-25 00:24:34 | 显示全部楼层
PLL基本都是在几十M以上,而且在FPGA设计中,专用的PLL最好只做时钟,不要拿来参与你的算法设计。。。这不符合FPGA的器件特性
发表于 2015-3-25 09:49:42 | 显示全部楼层
PLL基本都是在几十M以上,K级别的不支持;
 楼主| 发表于 2015-3-25 14:30:52 | 显示全部楼层
回复 2# 418478935

嗯嗯,我就是看了手册,所以想确认一下
 楼主| 发表于 2015-3-25 14:32:32 | 显示全部楼层
回复 3# glace12123


   哦哦。主要想如果能用官方提供的PLL来处理的话,这样就可以省去很多工作量了,而且比自己设计的效果要好。
 楼主| 发表于 2015-3-25 14:35:28 | 显示全部楼层
回复 4# lijinling33


   嗯,是的哎。本来想用PLL效果会好些,因为我们对频率相位的精度要求很高。
发表于 2015-3-25 15:10:23 | 显示全部楼层
频率太低,,不知道IOdelay能满足要求不
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