VHDL 语言中如何不增加端口而直接把底层文件的端口引上来

downeysoul · 发表于 2015-3-6 10:23:27

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求问怎么不增加端口而直接把底层模块的端口引到顶层上。
举例：顶层的model A 以及被调用的module B （ port:a,port:b）
为了能够在仿真时候观察B的a b信号
在顶层这么用可以吗：temp <=work.A.B.a; 这样仿真通过不了。
我记得verilog好像是可以的。

greenpine · 发表于 2015-3-6 10:27:54

仿真时可以不用拉到顶层就可以观察

downeysoul · 发表于 2015-3-6 14:22:45

回复 2# greenpine

嗯我想在顶层把底层文件某个端口的输出写到txt文件中所以想在顶层中引上看来

heyitsyou · 发表于 2015-3-12 16:42:12

回复 1# downeysoul

同问

polozpt · 发表于 2015-3-12 20:53:49

回复 3# downeysoul

貌似没有好的方法，我一般增加一个端口

polozpt · 发表于 2015-3-12 20:55:13

回复 3# downeysoul

貌似没有好的方法，我一般增加一个端口

[求助] VHDL 语言中如何不增加端口而直接把底层文件的端口引上来