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Cascaded S-parameter or Combined 3DEM Modeling for DDR4 Memory Channel Design? Author(s)Biography Dr. Hany Fahmyis a Technologist of Signal Integrity and Electromagnetic Compatibilitywith 20-years experience in the design and analysis of High-Speed Digital and Analoginterconnects: Memory, Ethernet Backplanes, PCI-e, DVI/HDMI/LVDS/DP and USB. Hanyworked at Nvidia as the director of SI/PI/EMC group designing Smartphones/Tabletsand GPU-cards: chartered to simulate, model and lab characterize advanced highspeed digital solutions. He was the leader of the Memory Architecture Group at IntelCorporation with expertise in designing desktop, mobile and server platforms forcomplex CPU/GPU’s and chipsets. Hany represented Intel in JEDEC as the memory architectfor DDR1/2/3 technology development. He also worked at Micron and AgilentTechnologies along with Texas Instruments Inc. Hany is the author of nine- patents and heis now leading Intelligent Solutions BVBA as the CEO & Chief ConsultantOfficer.
作者是在INTEL 和NVIDIA 供职过的大牛，貌似专门负责内存接口。 文章一开始从系统角度分析了3200Mbps (1UI=312.5ps )DDR3/4接口的裕量分配，对于DDR3 , DRAM 颗粒要吃掉40% UI 的裕量， 而到DDR4， 这一比例降低到30%。 而在控制器端，一般会比DRAM 颗粒要好点（封装一般8 L 以上， 且硅片 工艺要更好），一般能做到15% UI (47ps)，剩下的55%，也就是172ps ,才是分配给PCB 和DIMM 连接器的。 如果速率提升到4.266Gbps, 留给板级通道的裕量减少为129ps。 然后是文章的重点， 针对一个CPU+两个DDR4 slot 的情况，传统的通道仿真是分别对主板，slot和PCB 分别用EM 工具仿真或直接测试S 参数， 然后在系统仿真工具中把它们级联起来（Cascading using Pins），本文提出的方法是考虑场效应的级联模式（Cascading using TEM modes），然后就是巴拉巴拉各种优缺点对比。 文中提到传统的级联方法有个Coupling via fringing fields，猜测是否级联的pin处假设都是电路短路，没有其他的场存在，这在高速率下 可能影响仿真精度。另外一个问题是， 回流电流可能有很多路径，不仅仅从级联点通过，这在仿真中，可能会影响串扰的精度。 而本文提出的方法可以规避这个问题，详见论文。 两种方式和整个通道都在EM 工具中搭建的Full-Model 对比， 本文方法精度更高： 对仿真精度有足够的 信心后，可以用来进行降成本设计。 案例是一个FR408主板， 双SLOT， 仿真说明双rank双SLOT的时候有风险， 写数据时眼高可能不够，但单rank 双slot 可以。 | 
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发表于 2015-3-5 14:32:04
