FPGA中的差分时钟端口是啥意思，为什么说要尽量用差分时钟？

unionten · 发表于 2015-3-3 10:29:27

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时钟信号给一个端口不就可以了吗？

menghuan313333 · 发表于 2015-3-4 14:11:53

差分时钟一般用作高频时钟，这样的时钟会比较稳定，精度也比较高，一般125MHz以上都使用差分时钟

unionten · 发表于 2015-3-4 16:34:49

回复 2# menghuan313333

具体怎么操作呢？我现在的设计中只有一个全局时钟信号CLK，那分配端口的话也只能分配一个端口啊，怎么分配两个呢？还有，差分时钟带来的好处是不是 clk skew会变得小一点，但是现在我的设计中的skew差不多是0.01X或者0.00X,有没有必要用差分时钟呢？
我布局布线后的时钟是190MHz。

glace12123 · 发表于 2015-3-6 00:36:24

如果你的时钟摆幅忽大忽小，你的高速系统工作还会正常吗。。。

albertcdy · 发表于 2015-3-6 10:21:31

差分可去抵消干扰，高频时钟不稳定，整个系统就稳定不了吧

pmp1111 · 发表于 2015-3-6 21:59:08

hao hao xiang ni men xue xi

zq278599258 · 发表于 2015-3-8 17:55:53

一般是使用高频时钟

linghuqiubai · 发表于 2015-3-9 11:49:44

回复 3# unionten

接个ODDR，就能变成差分了

menghuan313333 · 发表于 2015-3-9 15:53:10

回复 3# unionten

具体怎么操作呢？我现在的设计中只有一个全局时钟信号CLK，那分配端口的话也只能分配一个端口啊，怎么分配两个呢？还有，差分时钟带来的好处是不是 clk skew会变得小一点，但是现在我的设计中的skew差不多是0.01X或者0.00X,有没有必要用差分时钟呢？
我布局布线后的时钟是190MHz。

一般FPGA都会有特别分配的时钟端口，这个端口应该都是P/N成对匹配的，详细情况你需要去看FPGA的器件文档。另外，在项目开始阶段就会定义好时钟端口的，而且也不太可能会把FPGA器件的所有IO都使用上，所以，只需要定义端口的时候留着端口就行了。差分时钟带来的好处是输入给FPGA的时钟精度很高，时钟很稳定，不会发生摆幅很大的情况。
clk skew的定义可以去查询文档，主要是指内部的时钟走线到各个期间的延迟，一般FPGA的时钟都会走时钟树布线，只要代码质量好，组合逻辑少的话，clk skew都会比较好。
布局布线后是指你的代码可以达到最高的时钟频率，但是实际板子不一定能够达到这样的速度的。
后续探讨可以私信我，到时加你QQ聊吧

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