时序报告里如果有保持时间不满足该怎么办？

zhuyuefeng2009 · 发表于 2015-3-1 21:57:32

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保持时间不满足的话是不是路径太短了？不应该出现这种情况啊。

jun_dahai · 发表于 2015-3-2 10:29:39

insert buffer

zhuyuefeng2009 · 发表于 2015-3-2 14:03:22

回复 2# jun_dahai

用哪个原语？

orlye · 发表于 2015-3-2 17:25:07

fpga还是dc？
综合阶段，还是后端阶段？

tao2000 · 发表于 2015-3-2 18:58:30

hold时间不够，最有可能就是源和目的的时钟存在较大偏移，楼主可以确认一下是不是这个问题。

zhuyuefeng2009 · 发表于 2015-3-2 20:14:15

回复 5# tao2000

整个设计用的是一个全局时钟，也会出现较大偏移吗？

tao2000 · 发表于 2015-3-2 21:38:21

这个需要看具体的时序报告，你可以把相关的时序报告贴出来看看

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