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[资料] 多伦多大学06年论文:低功率PRBS发生器设计

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发表于 2015-2-26 17:16:26 | 显示全部楼层 |阅读模式

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A 60 mW per Lane, 4 23-Gb/s

27 1 PRBS Generator

IEEE JOURNAL OF SOLID-STATECIRCUITS, VOL. 41, NO. 10, OCTOBER 2006

Ekaterina Laskin, Student Member,IEEE, and Sorin P. Voinigescu, Senior Member, IEEE

I
说明

PRBS 发生器常用来测试重定时器,SERDES 和收发器等, 最新电路技术常常超过现有商用测试仪器的性能, 所以经常要在同一芯片内集成一个PRBS发生器,用来做BIST测试。对于这些应用,最重要的是发生器要能产生尽可能长的序列,同时功耗要尽可能低。早期的PRBS发生器采用III-V HBT技术, Si 双极型晶体管技术,以及最近Si-Ge 双极型晶体管,Si-Ge BiMOS, CMOS技术。(作者的)本团队最近发表了80Gbps PRBS 发生器, 码型长度可到2^31-1,但功耗和面积太大,不适于片内自测试模块。本文工作就是进一步降低功耗,同时维持相同的速率。

一开始, PRBS发生器的设计被限定为全速率, 半速率,或四分之一速率串行架构。在这些设计中,降低核心 时钟频率会大大增加其他部分的复杂度。本文介绍的是并行PRBS 发生技术, 可以用较低的核心时钟频率,实现较高的输出比特率,并且保持低功耗和较小的面积, 序列长度可以大于2^7-1

本文发表的设计是一个超低功耗的2^7-1 PRBS发生器, 带有四路23Gbps并行输出,可以合并成92Gbps输出。电路的低功耗是通过拓扑选择和晶体管级电路优化得到,系统层面的低功耗,功耗优化过使用并行架构实现,避免了额外的移相电路,生成的信号可以直接多路复用(成一路?)。

II  . 高速PRBS 发生器架构比较

主要比较串行和并行,以及多路复用的等级(level)。复用的等级决定了核心发生器的工作频率相对输出速率慢多少。尽管如此,过深的复用等级,复用器本身也会消耗过多功耗。

串行PRBS 发生器是线性反馈移位寄存器,寄存器长度n和反馈功能决定了序列的长度p=2^n-1。复用功能将原始速率乘q 倍,q路原始序列, 相位需间隔(p-1)/q bit。移相算法复杂度O (log(n))[18], ] A. N. Van-Luyn, “Shift register connections fordelayed versions of m-sequences,” Electron. Lett., vol. 14, pp. 713–715, Oct.1978.,  另外,实现移相所需的XOR 门的数量随q 增加成指数增长。

与之相对,并行PRBS发生器架构, 移相序列可从发生器直接获取。[19] ] J. J. O’Reilly, “Series-parallel generation of m-sequences,”The Radio and Electronic Engineer, vol. 45, pp. 171–176, Apr. 1975

发生器链路中的Fanout 决定了核心发生器的最大速率。

                              

上表数据没有包含复用电路。

下图是2^7-1 串行和并行PRBS发生器的实现对比。

并行PRBS发生器可以构成任意长度序列,图1c 是一个8路输出,2^31-1 并行发生器的例子,带有8-to-4复用器。

从表1可以看出,并行架构要优于串行架构。

并行架构PRBS 相对串行架构有几大优点:

一是整个架构中XOR门和触发器的扇出数是固定的,使得设计和布线都更容易。

二是对每个组合逻辑门 的重定时是必须的,10Gbps以上速率,门延迟已经和时钟周期可比拟了。通常并行架构所有输出都是自动重定时,两个触发器之间只有一个异或门。而串行架构需要大量的异或门来移位,且随着复用比增加而增加。

三是并行结构所有输出都已经重定时,第一级的复用可以大大简化,从而节省功耗和面积。


III . 高速逻辑拓扑

A . CML 锁存器设计

BiCMOS 工艺, 细节略

B CML 锁存器功耗和速度优化

C . 性能对比和缩放


IV . 芯片设计

A . 芯片架构

2^7-1 并行PRBS发生器,框图如上,系统唯一的输入时一个11.5GHz的时钟信号,该时钟通过时钟缓冲器树分配到各个器件。发生器生成8路并行伪随机码序列,专门移位以直接复用。一个8-to-4 复用器将8路组合成4路序列,每路23Gbps。这四路也相对各自移位,也可以直接复用为92Gbps。这里我们只引出其中一路作测试。


B.高速模块

1)锁存器:针对系统需要设计了三种不同的锁存器,都使用BiCMOS CML 拓扑,主要针对负载条件定制,以在扇出较少时节省功耗。不同扇出下的晶体管尺寸和偏置条件,如表IV所示:

我们的目标是尽可能降低功耗,所以, 对于扇出较少的锁存器, Master 锁存器,设计为1mAtail 电流。

同样使用BiCMOS工艺,但和之前的设计不同之处在于, 移除反馈的源跟随器, 以节省功耗, 移除peaking 电感以节省面积。之所以能做这些改进,是因为并行架构发生器 允许移位寄存器工作在更低的比特率。

2) DFF

DFF 工作在核心电路,如下图所示,由主从锁存器和一个时钟输入的射极跟随器构成。

还可以采用改进的驱动能力更强的射极跟随器, 这样可以两个DFF 共用一个。


3)选择器,异或门和与门

424Gbps 2-to-1 MUX

5)时钟,数据和输出缓冲器


总结对比:

01703673.pdf

1.79 MB, 下载次数: 508 , 下载积分: 资产 -2 信元, 下载支出 2 信元

发表于 2015-2-26 20:14:37 | 显示全部楼层
下来看看
发表于 2015-2-27 17:28:27 | 显示全部楼层
非常感謝~~~
发表于 2015-5-13 16:33:28 | 显示全部楼层
gooooooooood
发表于 2015-6-2 08:41:08 | 显示全部楼层
回复 1# liewluping


  谢谢
发表于 2015-9-9 11:03:41 | 显示全部楼层
有具体说怎么设计锁存器的吗?
发表于 2015-9-9 11:16:57 | 显示全部楼层
里面有详细介绍如何设计的CML结构的D锁存器的
发表于 2016-10-25 11:14:25 | 显示全部楼层
感谢楼主分享
发表于 2017-1-24 15:52:20 | 显示全部楼层
下来学习看看
发表于 2017-2-11 12:19:00 | 显示全部楼层
谢谢分享
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