fpga新人求教关于时序约束的问题

xiaoyeah · 发表于 2015-2-26 09:42:32

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本帖最后由 xiaoyeah 于 2015-2-26 09:43 编辑

本人刚刚涉及fpga领域，看了一些fpga教程，发现上面讲的timing约束有很多，比如clock有关的uncertainty，latency等等，对于IO端口还要定义input delay和output delay等等。但看了一下实际的ucf文件，上面却只定义了一个clock的周期，没有定义clock的其他参数，input delay这些更是完全没定义。所以就疑惑了，如果不定义完整的话，fpga工具得不到这些约束信息，又怎么去做timing分析呢？
真心求教各位高手，不甚感谢！

jun_dahai · 发表于 2015-2-26 13:26:39

有些约束必须定义，比如create_clock
有些约束可选定义，比如set_clock_uncertainty
对于可选定义，当然是定义了会约束更优，特别是高频设计

RichKoala · 发表于 2015-2-28 08:12:32

本帖最后由 RichKoala 于 2015-2-28 08:17 编辑

建议入门的设计人员，下载altera公司的quartus 软件 handbook 资料，大概将近30M左右，里面有timequest一个章节，你可以仔细看看，最基本的时钟创建、衍生时钟，输入输出延时、最大最小延迟等等都有详细的介绍，如还有疑问，欢迎沟通。
补充一下，xilinx公司的UCF里面有一个offset约束可以完成输入输出延时信息，但该约束方式正好与altera公司和SDC相反。希望注意。
建议使用ise可以使用sdc约束高级版本（也是听说，没有实践过）,这样约束就可以统一，必满很多问题

xiaolongjiang · 发表于 2015-2-28 08:31:53

高手和超高手的区别就在你这个问题的理解和实践。你一个初学的就抓住了关键，看来大有可为。加油！

老阮 · 发表于 2015-2-28 15:35:01

回复 3# RichKoala

不对吧。

OFFSET 有before和after两种用法。

menghuan313333 · 发表于 2015-3-4 14:19:32

顶下11111

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