dc 在一个路径中插入一些延时单元的方法？

nbuzs · 发表于 2015-2-15 19:08:39

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除了用insert_buffer直接修改网表外，在timing约束中可以控制吗？

比如在组合逻辑单元U1/Z驱动的U2/A之间，怎么设delay可让dc自动加入若干延时单元呢？

谢谢

jun_dahai · 发表于 2015-2-16 09:49:06

本帖最后由 jun_dahai 于 2015-2-16 09:50 编辑

set_max/min_delay用于组合逻辑
而时序逻辑则使用create_clock，基于setup/hold约束

nbuzs · 发表于 2015-2-16 12:50:25

本帖最后由 nbuzs 于 2015-2-16 12:51 编辑

我试了下
set_min_delay 50 -from U1/Z -to U2/A
comile
感觉网表还是跟没设一样，没有额外的buffer 插进去，
不知道什么地方没弄好

xiaolongjiang · 发表于 2015-2-18 10:47:33

如果是CPLD，做什么都没用。FPGA可以用综合工具程序的命令字保留变量不被化简掉而插入几个Buffers，但不能太多。最可靠的是用FPGA的PLL产生高速时钟，用锁存器延时。

[求助] dc 在一个路径中插入一些延时单元的方法？