将bdf文件转换为verilog后结果变化

albert_shao

编译环境：quartus 13.1
顶层文件原来是用bdf编写的，后来为了方便和别人集成。使用file->Create hdl file for current file, 生成了顶层设计的top.v文件。
下载到板子后，使用signaltap读出的数据和使用top.bdf文件编译下载产生的数据不同。
有遇到过类似问题么？

albert_shao

问题已找到，分享下经验。
使用top.bdf中的模块时，有的输入管脚（12位）需要拉高，于是使用VCC符号连接这12根引线。
对比转化后的top.v文件发现，该12位的输入引脚所连引线被赋值为1
assign        SYNTHESIZED_WIRE_1 = 1;
这样的结果就是，只有最低位被拉高了，其他的当做无输入进行优化，导致输出错误。
将其改为
assign SYNTHESIZED_WIRE_1 =12’hfff;
输出正常