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[求助] DC时钟设置的问题

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发表于 2015-2-10 14:55:13 | 显示全部楼层 |阅读模式

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本帖最后由 fudanhyx 于 2015-2-10 15:28 编辑

大家好,我在设置DC的约束时,有两个时钟:
一个是pllout,是PLL输出的高速时钟信号
一个是xout,接的是外部晶振产生的低速时钟

然后我在dc中先create了pllout的时钟, 并以pllout为source通过create_generated_clock产生了芯片的主要时钟信号clk_p.
clk_p与这两个时钟的关系如下:

我想请教下大家,我这样产生clk_p的时钟有没有问题,clk_p和pllout之间需不需要互相设置false path。
2015-02-10_143901.png
我在做后端的时候,route之后有一条hold violation,不知是否是时钟constraint没设对导致的
2015-02-10_145652.png
发表于 2015-2-11 11:24:45 | 显示全部楼层
应该是pllout和xout之间设置false path吧?看你这段代码,clk_p还可能来源于xout噢

我也刚开始学习SDC
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