Divider Noise仿真问题

seu_novak · 发表于 2015-2-2 08:12:37

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最近在仿真PLL环路的输出jitter，即仿真各模块的噪声然后利用matlab处理，jitter积分范围选择10KHz~100MHz。仿真Divider时发现在100MHz频偏处有一个很大的spur（抑或是谐波处的噪声？），Divider为简单的固定40分频电路，VCO振荡频率1GHz，分频后为25MHz，不知道大家有没有遇到类似问题。仔细检查与调整PSS+PNOISE的设置，仍然存在这个问题，将40分频电路中的5分频与4分频器单独拿出来仿真，发现在1GHz频偏处同样会出现这种情况（输入同样为1GHz，频偏扫描范围100~2G+）。于是，这个问题的来源可能是什么，这个频偏处的意义与影响？（比如这个Divider，100MHz频偏处这个分量如果积分到环路输出jitter影响巨大）请各位指教，谢谢~
Divider Noise仿真的testbench、仿真结果与仿真设置：

Divider PNoise输出结果

Testbench

PSS设置

PNOISE设置

greatdilly · 发表于 2015-2-2 09:59:00

为什么PNOISE中的PSS Beat Frequency是200MHz?

greatdilly · 发表于 2015-2-2 10:23:38

PNOISE设置里面的PSS Beat Frequency为什么不是25M？Sweeptype为什么不是relative?Sweep Range为什么那么大？
我其实也不解

seu_novak · 发表于 2015-2-2 11:12:42

回复 3# greatdilly

额这个您看得很仔细哈是我没注意截图的问题 200M是1GHz 5分频testbench仿真设置的截图；
PFDCP以及DIVIDER这种有输入的drive circuit PNOISE仿真默认就是absolute吧，oscillator应该是relative=1；
至于为什么频偏取这么宽，也是发现这个问题的原因，PLL输出1GHz，jitter积分范围取了10KHz~100MHz，所以我仿真DIVIDER也按照
这个范围仿真，如果单独仿真divider可能就不会想到仿真到高频偏处。
谢谢~

seu_novak · 发表于 2015-2-2 11:17:47

本帖最后由 seu_novak 于 2015-2-2 11:18 编辑

感谢greatdilly 我的pnoise仿真设置截图传错了哈对于40分频 beat frequency应该是25MHz 频偏上限是设到200MHz（100MHz以上）可以看到这个问题

zy_gu@163.com · 发表于 2015-2-2 12:25:07

回复 5# seu_novak

环路带宽是你参考频率的1/10，或更小。那么，仿真中高频部分的结果意义不大。
给个PLL参考，你可以看一下section6.

PLLnoise+jitter_ams model.pdf (641.17 KB, 下载次数: 419 )

zy_gu@163.com · 发表于 2015-2-2 12:27:06

回复 3# greatdilly

sweeptype选取relative还是absolute对div来说，差不多。

greatdilly · 发表于 2015-2-2 14:07:17

回复 7# zy_gu@163.com

这个文档中的模型能直接进行PSS/PNOISE仿真吗？我仿的时候会有Hidden State错误

zy_gu@163.com · 发表于 2015-2-2 17:24:09

回复 8# greatdilly

我没有用它的模型,我只关注了文章中对DIV周期性噪声的解释。

seu_novak · 发表于 2015-2-4 13:50:44

回复 7# zy_gu@163.com

谢谢指导后来这一点处的异常发现还是仿真精度的问题 PNOISE step设置了10倍频20个点可能频偏设置比较高的时候这个精度已经不满足要求了点数设置多一点之后曲线就正常了一般确实也不会关心这么高的频偏处多谢

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