Divider Noise仿真问题

seu_novak · 发表于 2015-2-2 08:12:37

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最近在仿真PLL环路的输出jitter，即仿真各模块的噪声然后利用matlab处理，jitter积分范围选择10KHz~100MHz。仿真Divider时发现在100MHz频偏处有一个很大的spur（抑或是谐波处的噪声？），Divider为简单的固定40分频电路，VCO振荡频率1GHz，分频后为25MHz，不知道大家有没有遇到类似问题。仔细检查与调整PSS+PNOISE的设置，仍然存在这个问题，将40分频电路中的5分频与4分频器单独拿出来仿真，发现在1GHz频偏处同样会出现这种情况（输入同样为1GHz，频偏扫描范围100~2G+）。于是，这个问题的来源可能是什么，这个频偏处的意义与影响？（比如这个Divider，100MHz频偏处这个分量如果积分到环路输出jitter影响巨大）请各位指教，谢谢~
Divider Noise仿真的testbench、仿真结果与仿真设置：

Divider PNoise输出结果

Testbench

PSS设置

PNOISE设置

greatdilly · 发表于 2015-2-2 09:59:00

为什么PNOISE中的PSS Beat Frequency是200MHz?

greatdilly · 发表于 2015-2-2 10:23:38

PNOISE设置里面的PSS Beat Frequency为什么不是25M？Sweeptype为什么不是relative?Sweep Range为什么那么大？
我其实也不解

seu_novak · 发表于 2015-2-2 11:12:42

回复 3# greatdilly

额这个您看得很仔细哈是我没注意截图的问题 200M是1GHz 5分频testbench仿真设置的截图；
PFDCP以及DIVIDER这种有输入的drive circuit PNOISE仿真默认就是absolute吧，oscillator应该是relative=1；
至于为什么频偏取这么宽，也是发现这个问题的原因，PLL输出1GHz，jitter积分范围取了10KHz~100MHz，所以我仿真DIVIDER也按照
这个范围仿真，如果单独仿真divider可能就不会想到仿真到高频偏处。
谢谢~