关于vcs-xa混仿中spice-top的设置问题讨论

chenniao · 发表于 2015-1-29 17:30:15

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vcs-mx UG支持以spice作为top-level的混仿，但是按说明需要使用vcs 进行编译，命令如下：

vcs -ad=setup.init top_module_name .....

top_module_name 按UG说明需要填写top-level的名字。

问题是：这个top_module_name如何填写? 我的顶层是spice网标激励，顶层文件名是my_top.sp，这个写进去不行，报错！

希望有用过的高手给指导下，如何解决，谢谢！

ic小新 · 发表于 2015-2-12 10:17:34

貌似搞的人不多哦

ic小新 · 发表于 2015-2-12 10:18:38

这个top_module应该是design的top名，而非激励吧

chenniao · 发表于 2015-2-15 15:59:51

解决了。最后还是改成以verilog_top的比较好。

juhao0122 · 发表于 2015-2-24 19:47:36

必须是数字模块调用模拟模块才可以，这样就可以用数字模块的top_cell名字来作为top的名字。

jeffej · 发表于 2015-11-19 15:21:32

thank a lot, good !!!

keenforce001 · 发表于 2016-5-20 16:03:26

thank a lot, good !!!

wangxy001_hfut · 发表于 2016-5-22 22:54:21

这个top_module应该是design的top名，而非激励吧

Vergil · 发表于 2016-8-31 10:35:44

thank a lot, good !!!

jeffej · 发表于 2017-4-11 16:55:41

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