求教，DC时序检查的时候根据什么确定用下降沿还是上升沿检查

summerxxy · 发表于 2015-1-27 16:01:46

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本帖最后由 summerxxy 于 2015-1-27 16:49 编辑

如果代码里的输出寄存器是在电平敏感的块里面被赋值的，那综合的时候 out put delay 怎么做约束？

icfbicfb · 发表于 2015-1-27 16:23:19

都会查的，哪个差报哪个

summerxxy · 发表于 2015-1-27 16:50:12

本帖最后由 summerxxy 于 2015-1-27 16:51 编辑

回复 2# icfbicfb

谢谢版主回答

那如果代码里的输出寄存器是在电平敏感的块里面被赋值的，那综合的时候输出的port口的 out put delay 怎么做约束？

icfbicfb · 发表于 2015-1-27 17:38:40

set_input_delay -level_sensitive

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