原创EMMC资料（中文协议、协议简介及硬件实现方案，verilog验证模型）

cngay · 发表于 2015-4-10 09:57:55

Line 1320: Loop count limit exceeded. Condition is never false.
第1320行的代码。这是什么原因呢？
/////////////////////////////////////

//mem intial
for(mem_i=0;mem_i<=10240;mem_i=mem_i+1)
begin
FLASHmem[mem_i] <= 8'ha5;
end
///////////////////////////////////////////////////////////

zhxiaohan · 发表于 2015-4-10 16:47:42

回复 1# caojun121123

找了好久，多谢了！

cngay · 发表于 2015-4-13 11:46:01

额，没有回应。。。

cn126002 · 发表于 2015-4-13 20:40:56

谢谢分享

cngay · 发表于 2015-4-14 22:19:55

17 : begin
multi_rd_en<=0;
if (outDelayCnt==0) begin
if (CardStatus[12:9] == `TRAN) begin //If card is in transferstate
CardStatus[12:9] <=`DATAS;//Put card in data state
response_CMD[127:96] <= CardStatus ;//next state will be Data state
BlockAddr = inCmd[39:8];
if (BlockAddr%512 !=0)
$display("CMD17**Block Misalign Error");

复制代码

这里的R1状态回应，为什么是下个状态才会改变呢。。。。
如果我发送CMD17，其实eMMC已经进入了DATA状态，但是在R1的回应，并不会显示5（DATA状态），不知道真实的板子是如何实现。。。。

kuugali · 发表于 2015-4-20 11:18:40

谢谢分享！

hustmzw · 发表于 2015-5-5 17:03:37

谢谢分享

kouqin1989 · 发表于 2015-5-8 09:11:30

感谢分享，看看再睡

e1046895359 · 发表于 2015-5-14 11:56:20

谢谢分享

Clarklin · 发表于 2015-5-17 03:33:58

回复 1# caojun121123

O(∩_∩)O谢谢

[原创] 原创EMMC资料（中文协议、协议简介及硬件实现方案，verilog验证模型）

站长推荐 /1