在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 3240|回复: 0

[求助] 关于modelsim进行OVL的仿真,断言fire信号始终是高组态,求解多谢

[复制链接]
发表于 2015-1-15 16:03:43 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
卤煮最近在做OVL断言仿真,参考了前段时间论坛上大神指导,写了个测试小程序:`define OVL_ASSERT_ON
module  assert_always() ;
reg reset_n,clk;
reg [7:0] count;
wire clr;
wire[2:0] fire;
always@(posedge clk)
count<=(~reset_n||clr )?8'b0count+8'd1);
assign clr=(count>=8'd143)?1'b1:1'b0;


initial
  begin
    clk = 0;
     reset_n=0;
  #200
    reset_n= 1;  
  end
  always begin
     #10 clk=~clk;
  end


initial begin
  $fsdbDumpfile("wave.fsdb");
  $fsdbDumpvars;
end
  `ifdef OVL_ASSERT_ON
    ovl_always
     #(
       `OVL_FATAL,
       `OVL_ASSERT,
       "ERROT:count>15,simulation finished!!!!!!!!!!!!!",
       `OVL_POSEDGE,
       `OVL_ACTIVE_LOW,
       `OVL_GATE_CLOCK)
       check_count(
                  clk,
                  reset_n,
                  1'b1,
                  count<=8'b1111,
                  fire);

  `endif
endmodule

文件列表中包含了+incdir+OVL头文件路径。
仿真脚本
vlib work
vlog +define +OVL_ASSERT_ON -f rtl.f
vsim  work.assert_always -pli D:/program/debussy/share/PLI/modelsim_pli/WINNT/novas.dll
run 5000ns
#quit -sim

仿真完毕后发现波形信号中的fire信号始终为高组态,也并没有按照断言介绍的那样违背期望就停止仿真。
2015-01-15_155335.jpg



modelsim的仿真报告如下。
看情况貌似关于断言的部分并没有执行,我用的modelsim版本是10.c貌似这个版本不太支持systemverilog,OVL还是支持的,请问坛子里的大神们,这个到底是为什莫?是否我的仿真设置有问题?
2015-01-15_155437.jpg

在modelsim中观察波形:
2015-01-15_160548.jpg
2015-01-15_155326.jpg
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条

×

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-25 14:01 , Processed in 0.030272 second(s), 9 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表