大神求指导啊！！！

xiekaboy

verilog语言中怎么实现从0计数到255再计回到0，以此循环呢？
求大神提示啊 拜托拜托！！！

wangshikun118

reg [7:0] data;
always@(negedge rst or posedge clk)
  if(!rst)
    data<=0;
  else data<=data+1;
计数到255不需要判定条件，因为8bit寄存器到255后再进位就恢复到0了

xiekaboy

回复 2# wangshikun118

你好，我是想先从0以步长1一直加到255，然后再以步长32一直减到0，这要怎么实现呢？谢谢哈！！！

418478935

回复 3# xiekaboy


    你到底要哪样，一次说完行不行

鬼舞十七

加一个正向和负向的标志位

linghuqiubai

回复 3# xiekaboy

reg inc;
reg [7:0] cnt;

always @ (posedge clk or negedge rst)
begin
    if (!rst) begin
        inc <= 1'b1;
        cnt <= 8'b0;
    end
    else begin
        if (inc) begin
            cnt <= cnt + 8'h01;
            if (cnt == 8'hFF) begin
                inc <= 1'b0;
            end
        end
        else begin
            cnt <= cnt - 8'h20;
        end
    end
end
大体类似吧……从255每次减32无法减到0，以及也不知道减到最小以后还要怎么样，总之思路跟楼上说的一样，设个递增或递减的标志位

freedomistic

楼上正解，楼主好好看看verilog基本语法。

xiekaboy

回复 6# linghuqiubai

谢谢哈！！！