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[求助] Design Compiler网表中的1'b0问题

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发表于 2014-12-31 10:31:19 | 显示全部楼层 |阅读模式

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用compile_ultra得到的网表里面存在大量的端口直接连1'b0,而不是通过tie0来连,这个怎么解决,是不是需要设置什么变量,求大神赐教。
发表于 2014-12-31 15:05:38 | 显示全部楼层
不用管,后端来管,

hier pin接1‘b0没关系的, 不是实际的接
 楼主| 发表于 2014-12-31 15:26:47 | 显示全部楼层
回复 2# icfbicfb 后端的也是我做。。那请问在icc里面有办法转成通过tie0接吗?
发表于 2014-12-31 16:55:50 | 显示全部楼层
connect_tie_cells 就会给你都连上
 楼主| 发表于 2015-1-4 12:27:17 | 显示全部楼层
回复 4# ljjbunny
    这个命令用起来有点麻烦呢,还得知道所有接1b0的端口,有没有从一开始就避免的方法?
发表于 2015-1-4 12:51:37 | 显示全部楼层
没有, 只能使用该命令
发表于 2015-1-4 13:54:14 | 显示全部楼层
回复 6# icfbicfb

有的timing lib 是提供了 tiehilo 的 cell,但是cell 的属性是dont use
如果一定要在综合里面用tiehilo
是不是可以把 timing lib 里面的 属性改一下
综合出来就把固定值替换为 tiehilo,
可以尝试一下
发表于 2015-1-4 14:47:46 | 显示全部楼层
可以,但是推荐后端加
发表于 2015-1-4 15:52:40 | 显示全部楼层
回复 8# icfbicfb

如果综合加,就是一个tie cell 对应一个1’b*
如果后端加,一个tie cell 可以load 多个单元,可以省点面积,
固定电平,似乎可以不考虑timing
在后端加入,还有其他方面的好处吗?
期待详解。。。
发表于 2015-1-4 20:08:05 | 显示全部楼层
加的位置比较优化,根据单元的物理位置,
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