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[求助] 一个ncsim编译的诡异报错

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发表于 2014-12-27 07:05:10 | 显示全部楼层 |阅读模式

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本帖最后由 iamyuchenjie 于 2014-12-27 07:09 编辑




  1. module async_fifo_ack (wclk,
  2.                        rclk,
  3.                        wa_reset_h,
  4.                        ra_reset_h,
  5.                        write_en,
  6.                        write_data,
  7.                        read_en,
  8.                        read_data,
  9.                        full,
  10.                        empty
  11.                        );

  12.    parameter DATA_WIDTH = 32;
  13.    parameter ADDR_WIDTH = 4;

  14.    input                     wclk;
  15.    input                     rclk;
  16.    input                     wa_reset_h;
  17.    input                     ra_reset_h;
  18.    input                     write_en;
  19.    input  [DATA_WIDTH - 1:0] write_data;
  20.    input                     read_en;

  21.    output [DATA_WIDTH - 1:0] read_data;
  22.    output                    full;
  23.    output                    empty;

  24.    reg    [DATA_WIDTH - 1:0] ram[0:( 1 << ADDR_WIDTH ) - 1];
  25.    reg    [ADDR_WIDTH - 1:0] raddr_temp;

  26.    reg    [ADDR_WIDTH - 1:0] int_waddr;
  27.    (* ASYNC_REG = "TRUE" *)
  28.    reg        [ADDR_WIDTH:0] waddr_sync_0;
  29.    (* ASYNC_REG = "TRUE" *)
  30.    reg        [ADDR_WIDTH:0] waddr_sync_1;
  31.    reg        [ADDR_WIDTH:0] wbin;

  32.    reg    [ADDR_WIDTH - 1:0] int_raddr;
  33.    (* ASYNC_REG = "TRUE" *)
  34.    reg        [ADDR_WIDTH:0] raddr_sync_0;
  35.    (* ASYNC_REG = "TRUE" *)
  36.    reg        [ADDR_WIDTH:0] raddr_sync_1;
  37.    reg        [ADDR_WIDTH:0] rbin;

  38.    wire                      int_write_en;
  39.    wire       [ADDR_WIDTH:0] next_wbin;
  40.    wire       [ADDR_WIDTH:0] next_rbin;
  41.    wire       [ADDR_WIDTH:0] raddr;
  42.    wire       [ADDR_WIDTH:0] waddr;

  43.    // fifo memory
  44.    generate
  45.       if ( ( 1 << ADDR_WIDTH ) * DATA_WIDTH > 512 )
  46.         begin : FifoBlockRAM_AddrGen
  47.            always @(rbin or read_en or empty or next_rbin)
  48.              begin
  49.                 raddr_temp = rbin[ADDR_WIDTH - 1:0];
  50.              end
  51.         end
  52.       else
  53.         begin : FifoDistributedRAM_AddrGen
  54.            always @(posedge rclk)
  55.              begin
  56.                 raddr_temp <= rbin[ADDR_WIDTH - 1:0];
  57.              end
  58.         end // else: !if( ( 1 << ADDR_WIDTH ) * DATA_WIDTH > 512 )
  59.    endgenerate

  60.    generate
  61.       if ( ( 1 << ADDR_WIDTH ) * DATA_WIDTH > 512 )
  62.         begin : FifoBlockRAM_Mem

  63.            reg    [ADDR_WIDTH - 1:0] raddr_reg;

  64.            always @(posedge wclk)
  65.              begin
  66.                 if ( int_write_en == 1'b1 )
  67.                   ram[wbin[ADDR_WIDTH - 1:0]] <= write_data;
  68.              end

  69.            always @(posedge rclk)
  70.              begin
  71.                 raddr_reg <= raddr_temp;
  72.              end

  73.            assign read_data = ram[raddr_reg];

  74.         end // block: FifoBlockRAM
  75.       else
  76.         begin : FifoDistributedRAM_Mem

  77.            always @(posedge wclk)
  78.              begin
  79.                 if ( int_write_en == 1'b1 )
  80.                   ram[wbin[ADDR_WIDTH - 1:0]] <= write_data;
  81.              end

  82.            assign read_data = ram[raddr_temp];

  83.         end // block: FifoDistributedRAM

  84.    endgenerate

  85.    // write address synchronizer
  86.    always @(posedge rclk or posedge ra_reset_h)
  87.      begin
  88.         if ( ra_reset_h == 1'b1 )
  89.           begin
  90.              waddr_sync_0 <= {ADDR_WIDTH+1{1'b0}};
  91.              waddr_sync_1 <= {ADDR_WIDTH+1{1'b0}};
  92.           end
  93.         else
  94.           begin
  95.              waddr_sync_0 <= waddr;
  96.              waddr_sync_1 <= waddr_sync_0;
  97.           end
  98.      end // always @ (posedge rclk or posedge ra_reset_h)

  99.    // read address synchronizer
  100.    always @(posedge wclk or posedge wa_reset_h)
  101.      begin
  102.         if ( wa_reset_h == 1'b1 )
  103.           begin
  104.              raddr_sync_0 <= {ADDR_WIDTH+1{1'b0}};
  105.              raddr_sync_1 <= {ADDR_WIDTH+1{1'b0}};
  106.           end
  107.         else
  108.           begin
  109.              raddr_sync_0 <= raddr;
  110.              raddr_sync_1 <= raddr_sync_0;
  111.           end
  112.      end // always @ (posedge wclk or posedge wa_reset_h)

  113.    assign next_rbin = rbin + {{ADDR_WIDTH{1'b0}}, 1'b1};

  114.    // read address register
  115.    always @(posedge rclk or posedge ra_reset_h)
  116.      begin
  117.         if ( ra_reset_h == 1'b1 )
  118.           begin
  119.              rbin       <= {ADDR_WIDTH+1{1'b0}};
  120.              int_raddr  <= {ADDR_WIDTH{1'b0}};
  121.           end
  122.         else if ( read_en == 1'b1 && empty == 1'b0 )
  123.           begin
  124.              rbin       <= next_rbin;
  125.              int_raddr  <= next_rbin[ADDR_WIDTH:1] ^
  126.                            next_rbin[ADDR_WIDTH - 1:0];
  127.           end
  128.      end // always @ (posedge rclk or posedge ra_reset_h)

  129.    assign int_write_en   = ~full & write_en;
  130.    assign next_wbin      = wbin + {{ADDR_WIDTH{1'b0}}, 1'b1};

  131.    // write address register
  132.    always @(posedge wclk or posedge wa_reset_h)
  133.      begin
  134.         if ( wa_reset_h == 1'b1 )
  135.           begin
  136.              wbin       <= {ADDR_WIDTH+1{1'b0}};
  137.              int_waddr  <= {ADDR_WIDTH{1'b0}};
  138.           end
  139.         else if ( int_write_en == 1'b1 )
  140.           begin
  141.              wbin       <= next_wbin;
  142.              int_waddr  <= next_wbin[ADDR_WIDTH:1] ^
  143.                            next_wbin[ADDR_WIDTH - 1:0];
  144.           end
  145.      end // always @ (posedge wclk or posedge wa_reset_h)

  146.    // final gray-encoded read address
  147.    assign raddr = {rbin[ADDR_WIDTH], int_raddr};
  148.    // fifo empty indicator
  149.    assign empty = ( raddr == waddr_sync_1 );
  150.    // final gray-encoded write address
  151.    assign waddr = {wbin[ADDR_WIDTH], int_waddr};
  152.    // fifo full indicator
  153.    assign full  = ( waddr[ADDR_WIDTH - 2:0] == raddr_sync_1[ADDR_WIDTH - 2:0] ) &&
  154.                   ( waddr[ADDR_WIDTH] != raddr_sync_1[ADDR_WIDTH] ) &&
  155.                   ( waddr[ADDR_WIDTH - 1] != raddr_sync_1[ADDR_WIDTH - 1] );

  156. endmodule // async_fifo_ack




复制代码


modelsim编译通过没有问题
但是ncsim编译却报错!
ncvlog async_fifo_ack.v
ncvlog: *E,UMGENE (async_fifo_ack.v,66|8): An 'endgenerate' is expected [12.1.3(IEEE 2001)].
发表于 2015-5-6 21:42:42 | 显示全部楼层
学些顶贴!!!!!!!!!
发表于 2015-7-9 21:47:17 | 显示全部楼层
编译器不支持,更新NCsim的版本
发表于 2016-5-25 06:31:41 | 显示全部楼层
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发表于 2018-12-14 15:54:51 | 显示全部楼层
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