关于级联PLL后输入时钟和最终输出时钟的相位关系（图）。

zhuyuefeng2009

回复 10# xduryan

还是之前的一个问题，就是我想让经过分频（代码是自己写的）时钟信号再接入BUFG，然后我就直接例化了一个BUFG，但是综合器直接忽略掉了（是不是因为BUFG的输入信号不是GCLK或者是从PLL出来的信号），但是我不希望综合器无视我写的BUFG。
是不是要加约束语句，我不知道对应的约束语句怎么写。求指导

xduryan

回复 11# zhuyuefeng2009

可以 ，BUFG的输入可以是interconnect，但不推荐。被综合掉的原因可能是你没有使用经过BUFG之后输出的这个时钟信号，xst会把没有使用的信号综合掉的。还有就是不推荐使用自己写的逻辑分频出来的时钟。时钟是一个很严肃的话题，请严肃对待。