关于级联PLL后输入时钟和最终输出时钟的相位关系（图）。

zhuyuefeng2009 · 发表于 2014-12-19 18:22:57

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

文档里面是这么写的：“第二级PLL输出的时钟的相位和第一个的输入时钟的相位的关系没有确定”，但是:
360截图20141219182046413.png

感觉上，最后输出的时钟的相位和输入第一级的时钟的相位是相同的啊

418478935 · 发表于 2014-12-19 20:42:51

如果是Altera的器件话，
PLL的输入如果不是专用时钟管脚的话，PLL没法保证输出输入的相位对齐。
我想Xilinx应该也差不多

zhuyuefeng2009 · 发表于 2014-12-19 22:07:33

回复 2# 418478935

你知道PLL里面的鉴相器的两个输入端的信号的相位是相同的吗？（还是说有一个小的相差？）

lywzx · 发表于 2014-12-19 22:11:05

回复 3# zhuyuefeng2009

有相差

418478935 · 发表于 2014-12-19 23:59:29

回复 3# zhuyuefeng2009

信号通过BUFG有延迟

西电FPGA · 发表于 2014-12-22 11:10:06

最近调试Aurora5.3，用的是507开发板，仿真没问题，但上板后发现从GTX出来的时钟“TX_OUT_CLK”进入“PLL_ADV”后不能锁相，没有输出时钟，求大家帮帮忙，怎么调试？

zhuyuefeng2009 · 发表于 2014-12-23 09:51:53

回复 6# 西电FPGA

会不会是超过了允许输入的频率范围

xduryan · 发表于 2014-12-23 23:44:28

注意反馈信号没有经过bufg，所以输入和输出时钟个人觉得是没有确定的相位关系的。

zhuyuefeng2009 · 发表于 2014-12-24 00:10:35

回复 8# xduryan

为啥没有经过bufg就没有确定的相位关系，不太明白

xduryan · 发表于 2014-12-26 00:19:15

回复 9# zhuyuefeng2009
个人理解是：clkfbout经过bufg后进入全局时钟网络，clkout0也经过bufg进入全局时钟网络，那么可以认为两者的之间没有skew，相位是对齐的（如果都没有相移的话）；而clkfbout又和clkin比较，当两者对齐时，pll锁定，这样clkin和clkout0也就相位对齐了，这就是输入和输出有确定相位关系的由来。

[求助] 关于级联PLL后输入时钟和最终输出时钟的相位关系（图）。

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

浏览过的版块

站长推荐 /1