将标准时钟CLK1分频后得到CLK2，怎么让CLK2与CLK1对齐？

wgej1987 · 发表于 2014-12-19 15:00:40

功能仿真的话里面不会出现延迟，所以对不对齐是没意义的，不过如果你两个时钟之间存在相互采样，会影响你的仿真。所以你要规定一个先后，然后到时候用sdc来保证确实两个时钟关系跟你功能仿真的时候一样。

zhuyuefeng2009 · 发表于 2014-12-19 16:12:37

回复 10# lywzx

我现在看xilinx的时钟资源的文档，你知道BUFIO2是什么时钟资源吗，好像是用来驱动IO逻辑什么的，没想明白。

hzhou · 发表于 2014-12-20 09:18:05

如果要求对齐的话，用PLL；

david94168 · 发表于 2014-12-20 11:04:32

用理想状况下去写就好
毕竟线路上一定会有延迟
不过这延迟基本上不超过5ns 所以不影响结果

我习惯用PLL 看个人吧

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