用两个不同的时钟控制同一个寄存器的问题（我写在纸上了），再发一次

ddxx

回复 10# zhuyuefeng2009

是可以的。
实际上，一个PLL系统的所有输出（包括内部参与相位比较的时钟）都是由VCO输出的频率非常高的时钟信号通过不同分频节点输出，
它们之间由于是同源派生，所有相位关系是确定的。有的PLL系统输出时钟的相位甚至可以配置（与分频系数有关系的）
你说道情况完全可以实现。

ddxx

回复 10# zhuyuefeng2009

PLL到PAD应该是特定的专用脚，是全局的时钟输入输出脚，不是普通IO。BUFG应该在全局时钟布线资源里面，到Slice是驱动IOBlock里面的Flip-Flop的，只能用作时钟，触发寄存器；不是用于输出的，也不能用作普通的wire信号，参与组合逻辑。