v2lvs spice格式的问题！

圆滚滚

   

suyer 发表于 2021-4-25 15:50
我试了一下，只能用v2s，不能用v2lvs，即使v2lvs用了pin order的option。
因为verilog是区别大小写的，而sp ...

谢谢，按照你的做法，目前遇到了bus有点问题：

底层cell cdl文件定义的pin order为：A[0], A[1], A[2], A[3]
但v2s用-s参数输入底层cell cdl后，转出来的cdl 上层调用为： A[3], A[2], A[1],A[0]

猜测原因为verilog文件中 declaration为 wire [3:0] A；导致的上述问题
但目前不能动verilog，请问v2s有参数可以使其保持一致吗