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本帖最后由 even_ryen 于 2014-12-12 08:48 编辑
有下面4個module.
BLK1 CC_BLK1 (.A1(a1));
BLK2 CC_BLK2 (.A1(a2));
BLK3 CC_BLK3 (.A1(a3));
BLK4 CC_BLK4 (.A1(a4));
BLK1,BLK2,BLK3,BLK4的线路是一样的,designer要求将BLK1,BLK2,BLK3.BLK4做成一样的,連線都要一樣.
我之前是手工改了verilog,将BLK2,BLK3,BLK4都改成了BLK1,然后save Paritition做.
但是designer要求不能修改verilog.那要怎么才能将BLK1,BLK2,BLK3.BLK4做成一样的?
我用的工具是EDI13.2. |
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