formality比较失败

gbsid

formality版本分别使用了2008和2013版本。
两个版本比较出来的结果一样都是失败。

比较的是rtl与dc综合后的网表比较

svf文件已经读入，且match没有问题，都匹配

但是在verify的时候发现，formality将RTL进行了错误的解析（通过图形界面察看到）

本来一个复位信号从port直接进入到寄存器的置位端。但是formality在复位信号上插入了eq_80这个逻辑，且在后面又加入了一个与门。首先不知道这个eq_80是从哪里来的？

插入上述两个逻辑以后，尤其是后面的与门，其中一个输入固定接在了0上，导致逻辑错误。

dc综合出来的结果经检查正确。

不知为何forrmality为何如此分析rtl

请了解的帮我解答一下