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振荡器中有一个模拟开关,本来是用mos管实现的,振荡器相位噪声仿真结果不理想,想用理想的veriloga模型替代试下有没有改善,结果PSS分析时遇到了错误,结果如下,Zero diagonal found in Jacobian at `I29:vin_vout_flow' ,理想开关的veriloga模型是用的cadence自带的,代码如下:
module sw_ideal (vin, control, vout);
inout vin, vout;
input control;
electrical control, vin, vout;
parameter real vth = abs (1.2);
parameter real slack = 10.0p from (0:inf);
integer sw_state;
real vc;
analog begin
vc= abs(V(control));
sw_state = vc > vth ? 1 : 0 ;
@( cross ((V(control)-vth), 0, slack, control.potential.abstol) ) begin
sw_state = vc > vth ? 1 : 0 ;
end
if ( sw_state == 0 ) begin
I(vin,vout) <+ 0.0 ;
end
else begin
V(vin,vout) <+ 0.0 ;
end
end
endmodule
不知道有人知道怎么解决不?veriloga的模型可以进行pss仿真么 |
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